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MachXO 系列描述MachXO 系列针对传统上由CPLD和低容量FPGA处理的应用需求进行了优化，如胶合逻辑、总线桥接、总线接口、上电控制和控制逻辑。这些器件在单芯片上结合了CPLD和FPGA的最佳特性，使用查找表（LUT）和嵌入式块存储器提供灵活高效的逻辑实现。通过非易失性技术，这些器件提供了单芯片、高安全性、即时启动的能力。先进的工艺技术和精心设计确保了高引脚到引脚的性能。主要特性包括： 非易失性，无限可重配置 ：微秒级上电启动，无需外部配置存储器，卓越的设计安全性，毫秒级基于SRAM的逻辑重配置，并支持非易失性存储器的后台编程。 睡眠模式 ：允许静态电流减少100倍。 TransFR 重配置 (TFR) ：系统运行时进行现场逻辑更新。 高I/O与逻辑密度 ：范围从256到2280个LUT4s，73到271个I/O，以及广泛的封装选项。支持密度迁移，且封装符合无铅/RoHS标准。 嵌入式块RAM ：高达27.6 Kbits sysMEM 嵌入式块RAM和高达7.7 Kbits分布式RAM，配备专用FIFO控制逻辑。 灵活的I/O缓冲区 ：可编程sysIO 缓冲区支持多种接口，包括LVCMOS 3.3/2.5/1.8/1.5/1.2, LVTTL, PCI, LVDS, Bus-LVDS, LVPECL, 和 RSDS。 sysCLOCK PLLs ：每个器件最多两个模拟PLL，支持时钟乘法、除法和相移。 IEEE 标准1149.1 边界扫描 和 IEEE 1532兼容的系统内编程 。 板载振荡器 及支持3.3V, 2.5V, 1.8V 或 1.2V 电源操作。MachXO 架构包括一个被可编程I/O (PIO) 包围的逻辑块阵列，某些器件还具有sysCLOCK PLLs和sysMEM 嵌入式块RAM (EBRs)。逻辑块以二维网格排列，EBR块位于逻辑阵列左侧的一列中。PIO单元位于器件边缘，分为多个Bank，并利用称为sysIO接口的灵活I/O缓冲区支持各种接口标准。MachXO 器件的核心由PFU和PFF块组成，这些块可以编程执行逻辑、算术、分布式RAM和分布式ROM功能。每个PFU块包含四个相互连接的Slice，每个Slice有53个输入和25个输出。Slice可以在四种模式下工作：逻辑、波纹、RAM和ROM，从而构建各种逻辑和存储功能。MachXO 器件中的路由资源包括切换电路、缓冲器和金属互连段，PFU之间的连接使用X1, X2, 和 X6 路由资源。所有PFU可用的全局信号包括主次时钟，这些时钟由16:1多路复用器生成。MachXO1200和MachXO2280器件提供PLL支持，能够使用输入、反馈、后标量和次级时钟分频器合成时钟频率。这些器件中的sysMEM EBR可以实现单端口、双端口、伪双端口或FIFO存储器，具有多种深度和宽度。EBR存储器支持三种写行为：正常、写通和读前写。MachXO 器件中的PIO单元被组装成组，在较大的器件中具有增强的I/O能力，包括差分接收器和LVDS发送/接收对。sysIO缓冲区允许用户实现多种标准，包括LVCMOS, TTL, BLVDS, LVDS, 和 LVPECL。

是高性能、高密度的复杂可编程逻辑器件（CPLD），采用成熟的电可擦除存储技术。拥有64个逻辑宏单元和多达68个输入，可轻松集成多个TTL、SSI、MSI、LSI和经典PLD的逻辑。增强型路由开关矩阵增加了可用门数和成功进行引脚锁定设计修改的几率。有多达68个双向I/O引脚和4个专用输入引脚，每个专用引脚可作为全局控制信号、寄存器时钟、寄存器复位或输出使能，且这些控制信号可在每个宏单元内单独选择使用。64个宏单元中的每个都会产生一个反馈到全局总线的隐藏反馈，每个输入和I/O引脚也会馈入全局总线，每个逻辑块中的开关矩阵从全局总线中选择40个单独的信号，每个宏单元还会产生一个反馈到区域总线的反馈逻辑项。宏单元之间的级联逻辑允许快速、高效地生成复杂逻辑函数，包含四个这样的逻辑链，每个逻辑链能够创建扇入最多达40个乘积项的和项逻辑

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第三代闪存FPGA提供超越ProASIC Plus系列的性能、密度和特性。非易失性闪存技术使设备成为安全、低功耗、单芯片解决方案，可即时启动。可重新编程，以ASIC级单位成本提供上市时间优势。这些特性使设计人员能够使用现有的ASIC或FPGA设计流程和工具创建高密度系统

是一个小的PCB，可将STQFN封装适配到DIP封装。该板可以加快设计原型制作和测试。尺寸为0.43x1.03英寸，使用20引脚DIP封装，宽度为0.3英寸。还可以通过使STQFN封装与无焊面包板兼容来进行原型制作。

高性能的ispMACH 4000ZE系列提供了一种超低功耗的CPLD解决方案。该新系列基于业界领先的ispMACH 4000架构。在保留上一代产品优点的基础上，ispMACH 4000ZE架构着重进行了重大创新，将高性能与低功耗相结合，打造出一个灵活的CPLD系列。例如，该系列的新型Power Guard功能可防止因不必要的I/O引脚活动而导致内部逻辑翻转，从而最大程度地降低动态功耗。ispMACH 4000ZE将高速、低功耗与易于设计所需的灵活性相结合。凭借其强大的全局路由池和输出路由池，该系列产品首次布局成功率高、时序可预测性好、路由能力强、引脚输出保留性佳且密度迁移方便。ispMACH 4000ZE系列的宏单元密度范围为32至256个。在Thin Quad Flat Pack (TQFP)、Chip Scale BGA (csBGA)和Ultra Chip Scale BGA (ucBGA)封装中，有多种密度 - I/O组合可供选择，引脚/焊球数量从32到144个不等。该器件包含一个用户可编程的内部振荡器和一个定时器，可用于LED控制、键盘扫描器等类似的内务管理型状态机任务。此功能可选择禁用以节省功耗。ispMACH 4000ZE系列具有增强的系统集成能力。它支持1.8V电源电压以及3.3V、2.5V、1.8V和1.5V接口电压。此外，当I/O组配置为3.3V工作时，输入可安全驱动至5.5V，使该系列产品具备5V容限。ispMACH 4000ZE还提供了增强的I/O特性，如压摆率控制、PCI兼容性、总线保持锁存器、上拉电阻、下拉电阻、开漏输出和热插拔功能。上拉、下拉和总线保持功能可按“每引脚”进行控制。ispMACH 4000ZE系列产品可通过IEEE标准1532接口进行1.8V在系统编程。IEEE标准1149.1边界扫描测试功能还允许在自动化测试设备上进行产品测试。1532接口信号TCK、TMS、TDI和TDO以VCC（逻辑核心）为参考。

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7系列FPGA包括四个FPGA系列，可满足从低成本、小尺寸、对成本敏感的大批量应用到超高端连接带宽、逻辑容量和信号处理能力的最苛刻高性能应用的系统要求。这些系列包括Spartan-7、Artix-7、Kintex-7和Virtex-7。Spartan-7针对低成本、低功耗和高I/O性能进行了优化；Artix-7针对需要串行收发器和高DSP及逻辑吞吐量的低功耗应用进行了优化；Kintex-7针对最佳性价比进行了优化；Virtex-7针对最高系统性能和容量进行了优化。7系列FPGA基于先进的高性能、低功耗（HPL）、28nm、高k金属栅极（HKMG）工艺技术构建，在提供2.9Tb/s的I/O带宽、200万个逻辑单元容量和5.3TMAC/s DSP的同时，比上一代设备功耗降低50%，可作为ASSP和ASIC的完全可编程替代方案

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单芯片、非易失性低成本可编程逻辑器件 (PLD)，用于集成最佳系统组件集合。亮点包括内部存储的双配置闪存、用户闪存、即时启动支持、集成模数转换器 (ADC)、单芯片 Nios II 软核处理器支持。是系统管理、I/O 扩展、通信控制平面、工业、汽车和消费应用的理想解决方案。

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第三代闪存FPGA提供超越ProASIC Plus系列的性能、密度和特性。非易失性闪存技术使设备成为安全、低功耗、单芯片解决方案，可即时启动。可重新编程，以ASIC级单位成本提供上市时间优势。这些特性使设计人员能够使用现有的ASIC或FPGA设计流程和工具创建高密度系统

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是一款 3.3V 128 宏单元 CPLD，适用于对功率敏感、需要前沿可编程逻辑解决方案的设计。共有八个功能块，提供 3,000 个可用门。引脚到引脚的传播延迟最快可达 5.5 ns，最大系统频率为 175 MHz。

7系列FPGA包括四个FPGA系列，可满足从低成本、小尺寸、对成本敏感的大批量应用到超高端连接带宽、逻辑容量和信号处理能力的最苛刻高性能应用的系统要求。这些系列包括Spartan-7、Artix-7、Kintex-7和Virtex-7。Spartan-7针对低成本、低功耗和高I/O性能进行了优化；Artix-7针对需要串行收发器和高DSP及逻辑吞吐量的低功耗应用进行了优化；Kintex-7针对最佳性价比进行了优化；Virtex-7针对最高系统性能和容量进行了优化。7系列FPGA基于先进的高性能、低功耗（HPL）、28nm、高k金属栅极（HKMG）工艺技术构建，在提供2.9Tb/s的I/O带宽、200万个逻辑单元容量和5.3TMAC/s DSP的同时，比上一代设备功耗降低50%，可作为ASSP和ASIC的完全可编程替代方案

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