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特性：低功耗嵌入式处理解决方案。 低成本DSP解决方案。 时钟乘法和除法。 可编程占空比。 相移实现。 手动时钟切换。 奇偶校验位支持。 字节使能支持。 打包模式支持。 地址时钟使能。 单端口模式。 简单双端口模式。 真双端口模式。 移位寄存器模式。 ROM模式。 FIFO缓冲模式。 独立时钟模式。 输入/输出时钟模式。 读/写时钟模式。 单时钟模式

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提供了一个小型、低功耗的组件，用于常用的混合信号功能。用户可通过对多次可编程的非易失性存储器 (NVM) 进行编程，来配置互连逻辑、IO和宏单元。双电源允许灵活连接两个独立的电压域。这个高度通用的设备允许在一个非常小的、低功耗的单集成电路中设计各种混合信号功能。

目标是高产量、对成本敏感的应用，使系统设计人员在降低成本的同时满足不断提高的性能要求。基于SRAM的FPGA器件，其低成本和优化的功能集使其成为广泛的汽车、消费、通信、视频处理、测试和测量等终端市场解决方案的理想选择。为高产量、低功耗和对成本敏感的应用提供理想解决方案。

为高性能和低功耗应用而设计，可为高端通信设备节省功耗，为电池供电设备提供高速性能。由于低功耗待机和动态操作，提高了整个系统的可靠性。该器件由四个功能块通过低功耗高级互连矩阵 (AIM) 互连组成。AIM 为每个功能块提供 40 个真输入和互补输入。功能块由一个 40×56 的 P 项 PLA 和 16 个宏单元组成，这些宏单元包含许多配置位，允许组合或寄存器操作模式。这些寄存器可以全局复位或预设置，并配置为 D 或 T 触发器或 D 锁存器

ispMACH 4A系列提供了极其灵活的架构，为用户提供了一种易于使用的硅产品和软件工具的高级复杂可编程逻辑器件（CPLD）解决方案。对用户而言，总体优势在于可确保且可预测的CPLD解决方案、更短的上市时间、更高的灵活性和更低的成本。ispMACH 4A器件的密度范围从32到512个宏单元，利用率达100%，引脚输出保持率达100%。ispMACH 4A系列提供5V（M4A5 - xxx）和3.3V（M4A3 - xxx）工作电压。ispMACH 4A产品可通过JTAG（IEEE Std. 1149.1）接口进行5V或3.3V在系统编程。JTAG边界扫描测试还允许在自动测试设备上对器件连接性进行产品可测试性测试。所有ispMACH 4A系列成员都能实现首次适配，并且在任何设计更改和重新适配后都能保持引脚输出不变，便于系统集成。对于3.3V和5V工作电压，当每个输出最多使用20个乘积项时，ispMACH 4A产品可通过SpeedLocking特性确保固定时序，tPD最快可达5.0 ns，fCNT可达182 MHz。ispMACH 4A系列在薄型四方扁平封装（TQFP）、塑料四方扁平封装（PQFP）、塑料有引线芯片载体（PLCC）、球栅阵列（BGA）、细间距BGA（fpBGA）和芯片阵列BGA（caBGA）封装中提供20种密度 - I/O组合，引脚数从44到388不等。它还为混合电压设计提供I/O安全特性，使3.3V器件能够接受5V输入，5V器件不会对3.3V输入过驱动。其他特性包括总线友好型输入和I/O、可编程掉电模式以实现额外的节能，以及单个输出转换速率控制，以实现最高速度转换或最低噪声转换。ispMACH 4A器件的基本架构由多个优化的PAL块组成，这些PAL块通过一个中央开关矩阵相互连接。中央开关矩阵允许PAL块之间进行通信，并将输入路由到PAL块。PAL块和中央开关矩阵共同使逻辑设计师能够在单个器件中创建大型设计，而无需使用多个器件。能够有效利用这些器件的关键在于互连方案。在ispMACH 4A架构中，宏单元通过逻辑分配器灵活地与乘积项耦合，由于输出开关矩阵的存在，I/O引脚灵活地与宏单元耦合。此外，输入开关矩阵提供了更多的输入路由选项。这些资源提供了有效适配设计所需的灵活性。中央开关矩阵接收所有专用输入和来自输入开关矩阵的信号，并根据需要将它们路由到PAL块。返回到同一PAL块的反馈信号仍必须通过中央开关矩阵。这种机制确保了ispMACH 4A器件中的PAL块之间以一致、可预测的延迟进行通信。中央开关矩阵使ispMACH 4A器件比单芯片上的几个简单PAL器件更先进。它使设计师可以将该器件视为一个单一的可编程器件，而不是多个模块的集合；软件通过中央开关矩阵将设计划分为PAL块，因此设计师无需关注器件的内部架构。每个PAL块由以下部分组成： - 乘积项阵列 - 逻辑分配器 - 宏单元 - 输出开关矩阵 - I/O单元 - 输入开关矩阵 - 时钟发生器

ispMACH 4A系列提供了极其灵活的架构，为用户提供了一种易于使用的硅产品和软件工具的高级复杂可编程逻辑器件（CPLD）解决方案。对用户而言，总体优势在于可确保且可预测的CPLD解决方案、更短的上市时间、更高的灵活性和更低的成本。ispMACH 4A器件的密度范围从32到512个宏单元，利用率达100%，引脚输出保持率达100%。ispMACH 4A系列提供5V（M4A5 - xxx）和3.3V（M4A3 - xxx）工作电压。ispMACH 4A产品可通过JTAG（IEEE Std. 1149.1）接口进行5V或3.3V在系统编程。JTAG边界扫描测试还允许在自动测试设备上对器件连接性进行产品可测试性测试。所有ispMACH 4A系列成员都能实现首次适配，并且在任何设计更改和重新适配后都能保持引脚输出不变，便于系统集成。对于3.3V和5V工作电压，当每个输出最多使用20个乘积项时，ispMACH 4A产品可通过SpeedLocking特性确保固定时序，tPD最快可达5.0 ns，fCNT可达182 MHz。ispMACH 4A系列在薄型四方扁平封装（TQFP）、塑料四方扁平封装（PQFP）、塑料有引线芯片载体（PLCC）、球栅阵列（BGA）、细间距BGA（fpBGA）和芯片阵列BGA（caBGA）封装中提供20种密度 - I/O组合，引脚数从44到388不等。它还为混合电压设计提供I/O安全特性，使3.3V器件能够接受5V输入，5V器件不会对3.3V输入过驱动。其他特性包括总线友好型输入和I/O、可编程掉电模式以实现额外的节能，以及单个输出转换速率控制，以实现最高速度转换或最低噪声转换。ispMACH 4A器件的基本架构由多个优化的PAL块组成，这些PAL块通过一个中央开关矩阵相互连接。中央开关矩阵允许PAL块之间进行通信，并将输入路由到PAL块。PAL块和中央开关矩阵共同使逻辑设计师能够在单个器件中创建大型设计，而无需使用多个器件。能够有效利用这些器件的关键在于互连方案。在ispMACH 4A架构中，宏单元通过逻辑分配器灵活地与乘积项耦合，由于输出开关矩阵的存在，I/O引脚灵活地与宏单元耦合。此外，输入开关矩阵提供了更多的输入路由选项。这些资源提供了有效适配设计所需的灵活性。中央开关矩阵接收所有专用输入和来自输入开关矩阵的信号，并根据需要将它们路由到PAL块。返回到同一PAL块的反馈信号仍必须通过中央开关矩阵。这种机制确保了ispMACH 4A器件中的PAL块之间以一致、可预测的延迟进行通信。中央开关矩阵使ispMACH 4A器件比单芯片上的几个简单PAL器件更先进。它使设计师可以将该器件视为一个单一的可编程器件，而不是多个模块的集合；软件通过中央开关矩阵将设计划分为PAL块，因此设计师无需关注器件的内部架构。每个PAL块由以下部分组成： - 乘积项阵列 - 逻辑分配器 - 宏单元 - 输出开关矩阵 - I/O单元 - 输入开关矩阵 - 时钟发生器

单芯片、非易失性低成本可编程逻辑器件 (PLD)，用于集成最佳系统组件集合。亮点包括内部存储的双配置闪存、用户闪存、即时启动支持、集成模数转换器 (ADC)、单芯片 Nios II 软核处理器支持。是系统管理、I/O 扩展、通信控制平面、工业、汽车和消费应用的理想解决方案。

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超低功耗、即时启动、非易失性PLD，有六种密度从256到6864个查找表（LUT）的器件。除了基于LUT的低成本可编程逻辑外，这些器件还具有嵌入式块RAM（EBR）、分布式RAM、用户闪存（UFM）、锁相环（PLL）、预设计源同步I/O支持、包括双启动功能的高级配置支持，以及常用功能的硬化版本，如SPI控制器、I²C控制器和定时器/计数器。这些特性使这些器件可用于低成本、高产量的消费和系统应用。这些器件采用65纳米非易失性低功耗工艺设计。器件架构具有可编程低摆幅差分I/O和动态关闭I/O组、片上PLL和振荡器等特性，有助于管理静态和动态功耗，使该系列所有成员的静态功耗较低。MachXO2器件有两种版本——超低功耗（ZE）和高性能（HC和HE）器件

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7系列FPGA包括四个FPGA系列，可满足从低成本、小尺寸、对成本敏感的大批量应用到超高端连接带宽、逻辑容量和信号处理能力的最苛刻高性能应用的系统要求。这些系列包括Spartan-7、Artix-7、Kintex-7和Virtex-7。Spartan-7针对低成本、低功耗和高I/O性能进行了优化；Artix-7针对需要串行收发器和高DSP及逻辑吞吐量的低功耗应用进行了优化；Kintex-7针对最佳性价比进行了优化；Virtex-7针对最高系统性能和容量进行了优化。7系列FPGA基于先进的高性能、低功耗（HPL）、28nm、高k金属栅极（HKMG）工艺技术构建，在提供2.9Tb/s的I/O带宽、200万个逻辑单元容量和5.3TMAC/s DSP的同时，比上一代设备功耗降低50%，可作为ASSP和ASIC的完全可编程替代方案

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旨在同时满足不断缩小的功耗、成本和上市时间要求，以及高容量和对成本敏感应用不断增长的带宽要求。集成了收发器和硬内存控制器，适用于工业、无线和有线、汽车市场的应用。

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