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VHCT573A 是一款先进的高速 CMOS 八路锁存，带 3 态输出，采用硅门极 CMOS 工艺制造。它能实现与同等双极肖特基 TTL 相似的高速运行，同时还能保持 CMOS 低功耗。此 8 位 D 型锁存由锁存启用 (LE) 和输出启用输入 (OE#) 控制。当 OE# 输入为 HIGH 时，八个输出会处于高阻抗状态。保护电路可确保对输入和输出（注释 1）引脚应用 0V 到 7V 电压而无需考虑电源电压。此器件可用于将 3V 系统与 5V 系统以及两种电源系统的接口，如备用电池。此电路可防止器件由于不匹配的供电和输入电压而损坏。

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MC14099B 和 MC14599B 是 8 位可寻址锁存。对相应的锁存寻址（通过地址引脚 A0、A1、A2）且写禁用处于低电平状态时，数据以串行形式输入。芯片启用必须为高电平，以便写入 MC14599B。对于 MC14599B，数据引脚是一个双向数据端口；而对于 MC14099B，输入是一个单向只写端口。写/读行控制 MC14599B 中的这一端口。数据在 8 个锁存的输出端并行显示，与写禁用、写/读或芯片启用的状态无关。这两个零部件都具备主重置功能。

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LVT573和LVTH573包含八个带有3态输出的闩锁，适合用于总线结构的系统应用。 当锁存使能(LE)为高电平时，锁存器对于数据而言是透明的。 当LE为低电平时，满足输入时序要求的数据被锁存。 当输出使能(OE#)为低电平时，数据显示在总线上。 当OE#为高电平时，总线输出处于高阻抗状态。 LVTH573数据输入包含总线保持功能，无需外部上拉电阻即可保持未用的输入。 这些八通道闩锁设计用于低电压(3.3V) V

SN74LV373A 具有三态输出的八路透明 D 类锁存器

LVX573 是一款高速八路锁存，具有缓冲的公用锁存启用 (LE) 和缓冲的公用输出启用 (OE#) 输入。LVX573 在功能上与 LVX373 相同，但输入和输出位于封装的对侧。输入耐压达 7V，支持用作 5V 系统到 3V 系统的接口。

MC14043B 和 MC14044B 四路 R-S 锁存采用一个单片结构，使用 MOS P 沟道和 N 沟道增强型器件进行构造。每个锁存都有一个独立的 Q 输出以及设置输入和重置输入。Q 输出通过具有公用启用输入的三态缓冲器进行门极控制。这些输出使用逻辑“1”或启用输入的高电平启用；逻辑“0”或低电平会将锁存从 Q 输出断开，从而在 Q 输出处产生开路。

VHC573 是一款带 3 态输出的先进高速 CMOS 八路锁存，采用硅门极 CMOS 工艺制造。它能实现与同等双极肖特基 TTL 相似的高速运行，同时还保持 CMOS 低功耗。此 8 位 D 型锁存由锁存启用输入 (LE) 和输出启用输入 (OE#) 控制。当 OE# 输入为高电平时，八个输出处于高阻抗状态。输入保护电路可确保对输入引脚应用 0V 到 7V 电压而无需考虑电源电压。此器件可用作 5V 系统与 3V 系统以及两种电源系统之间的接口，如备用电池。此电路可防止器件由于不匹配的供电和输入电压而损坏。

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LVT373和LVTH373包含八个带有3态输出的闩锁，适合用于总线结构的系统应用。 当锁存使能(LE)为高电平时，锁存器对于数据而言是透明的。 当LE为低电平时，满足输入时序要求的数据被锁存。 当输出使能(OE#)为低电平时，数据显示在总线上。 当OE#为高电平时，总线输出处于高阻抗状态。 LVTH373数据输入包含总线保持功能，无需外部上拉电阻即可保持未用的输入。 这些八通道闩锁设计用于低电压(3.3V) V

LVT373和LVTH373包含八个带有3态输出的闩锁，适合用于总线结构的系统应用。 当锁存使能(LE)为高电平时，锁存器对于数据而言是透明的。 当LE为低电平时，满足输入时序要求的数据被锁存。 当输出使能(OE#)为低电平时，数据显示在总线上。 当OE#为高电平时，总线输出处于高阻抗状态。 LVTH373数据输入包含总线保持功能，无需外部上拉电阻即可保持未用的输入。 这些八通道闩锁设计用于低电压(3.3V) V

SN74LVC573A 具有三态输出的八路透明 D 类锁存器

VHC373 是一款先进的高速 CMOS 八路 D 型锁存，带 3 态输出，采用硅门极 CMOS 工艺制造。它实现了与同等双极肖特基 TTL 相似的高运行速度，同时保持了 CMOS 低功耗。此 8 位 D 型锁存由锁存启用 (LE) 和输出启用输入 (OE#) 控制。当锁存启用 (LE) 为高电平时，锁存对于数据来说是透明的。当 LE 为低电平时，满足设置时间的数据被锁存。当 OE# 输入为高电平时，八个输出会处于高阻抗状态。输入保护电路可确保对输入引脚应用 0V 到 7V 电压而无需考虑电源电压。此器件可用作 5V 系统与 3V 系统以及两种电源系统的接口，如备用电池。此电路可防止器件由于不匹配的供电和输入电压而损坏。

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MC14042B 四路透明锁存在一个单片结构中使用 MOS P 沟道和 N 沟道增强模式器件构造。每个锁存均具有单独的数据输入，但所有四个锁存共享一个公共时钟。用于通过锁存频闪数据的时钟极性（高电平或低电平）可以使用极性输入进行保留。数据输入处呈现的信息在极性输入确定的时钟电平期间传输到输出 Q 和 Q。当极性输入为逻辑“0”状态时，数据在时钟低电平期间进行传输，当极性输入为逻辑“1”状态时，在时钟高电平期间进行传输。