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LMK00101 具有通用输入和 10 路输出的超低抖动 LVCMOS 扇出缓冲器/电平转换器

LMK00301 3-GHz 10 路输出差动扇出缓冲器/电平转换器

适用于时钟分配(最低1 MHz)和冗余时钟应用。具有典型的超低抖动特性,抖动为50 fs,工作频率范围宽。内置LDO可提供高PSRR性能,减少对外部组件的需求,简化了嘈杂环境中的低抖动时钟分配。有多种配置可供选择,部分版本可使用2:1输入多路复用器选择输入时钟。还具备独立(同步)输出使能、无毛刺切换、输入时钟丢失监测、输出时钟分频和内置格式转换等功能。可与Si534x时钟和抖动衰减器、Si5332时钟以及Si5xx振荡器配合使用,实现端到端时钟树性能。

可接收 1 或 2 个参考时钟,通过引脚选择在它们之间进行选择,并生成多达 8 个与参考频率相同的输出。支持两个输出组,每组都有自己的电源。一组中的所有输出将生成相同的输出频率,并且每组可以单独控制输出类型或输出使能。该设备可在 -40°C 至 +85°C 的温度范围内工作。

CDCLVD1208 低抖动 2 路输入可选 1:8 通用至 LVDS 缓冲器

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LMK01801 双通道时钟分配

CDCLVD110A 通过超小偏斜实现时钟分配且频率高达 1100MHz 的 1:10 LVDS 时钟缓冲器

超快型SiGeECL时钟/数据缓冲器

超快型SiGeECL时钟/数据缓冲器

低相位噪声、双输出缓冲器/驱动器/逻辑转换器

是一种专门设计用于驱动同轴电缆的差分扇出门。该设备在数字视频广播应用中特别有用;对于此应用,由于系统是极性自由的,每个输出都可以用作独立的驱动器。该驱动器的增益约为40,产生的输出摆幅是标准ECL输出的两倍。驱动同轴电缆时,需要在线路两端进行适当的端接,以最大限度地减少信号损失。1.6V的输出摆幅允许在电缆两端进行端接,同时在电缆接收端保持所需的800mV摆幅。由于输出摆幅较大,该设备不能端接到标准的-2.0V。所有直流参数均在50Ω至-3.0V负载下进行测试。该驱动器接受标准差分ECL输入,并可以使用数字视频广播标准的-5.0V电源供电。

适用于时钟分配(最低1 MHz)和冗余时钟应用。具有典型的超低抖动特性,抖动为50 fs,工作频率范围宽。内置LDO可提供高PSRR性能,减少对外部组件的需求,简化了嘈杂环境中的低抖动时钟分配。有多种配置可供选择,部分版本可使用2:1输入多路复用器选择输入时钟。还具备独立(同步)输出使能、无毛刺切换、输入时钟丢失监测、输出时钟分频和内置格式转换等功能。可与Si534x时钟和抖动衰减器、Si5332时钟以及Si5xx振荡器配合使用,实现端到端时钟树性能。

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LMK00105 超低抖动 LVCMOS 扇出缓冲器/电平转换器(具有通用输入)

CDCDB2000 符合 DB2000QL 标准、适用于第 1 代到第 5 代 PCIe® 的 20 路输出时钟缓冲器

MC100LVEP111 是一款低歪曲率 2:1:10 差分驱动器,适用于时钟分发,将两个时钟源接受到一个输入多路复用器中。PECL 输入信号可以为差分或单端(如果使用 VBB 输出)。LVEP111 在 PECL 条件下运行时,可以使用 HSTL 输入。LVEP111 专用于保证低输出-输出歪曲率。优化的设计、布局和处理可最大程度降低器件内和器件之间的歪曲率。 为了确保最严格的歪曲率,差分输出的两侧均同样端接到 50Ω,即使只使用一侧也是如此。如果十对未全部使用,则将所有输出对均同样端接到同一个封装侧,无论使用还是不使用。如果一侧不使用任何输出,则保持这些输出开路状态(无端接)。这样会保持最小的输出歪曲率。不这样将导致正在使用输出中 10-20 ps 的歪曲率裕度损失(传播延迟)。

MC100LVEP111 是一款低歪曲率 2:1:10 差分驱动器,适用于时钟分发,将两个时钟源接受到一个输入多路复用器中。PECL 输入信号可以为差分或单端(如果使用 VBB 输出)。LVEP111 在 PECL 条件下运行时,可以使用 HSTL 输入。LVEP111 专用于保证低输出-输出歪曲率。优化的设计、布局和处理可最大程度降低器件内和器件之间的歪曲率。 为了确保最严格的歪曲率,差分输出的两侧均同样端接到 50Ω,即使只使用一侧也是如此。如果十对未全部使用,则将所有输出对均同样端接到同一个封装侧,无论使用还是不使用。如果一侧不使用任何输出,则保持这些输出开路状态(无端接)。这样会保持最小的输出歪曲率。不这样将导致正在使用输出中 10-20 ps 的歪曲率裕度损失(传播延迟)。

是一款2.5V高速全差分1:2 LVDS扇出缓冲器,可提供两个相同的输出副本,偏斜小于20 ps,典型附加相位抖动为130 fsRMS。可处理高达2 GHz的时钟信号或高达3.2 Gbps的数据模式。 差分输入采用独特的3引脚输入终端架构,可与小至100 mV(200 mVp−p)的LVPECL、LVDS或CML差分信号(交流或直流耦合)接口,信号路径中无需任何电平转换或终端电阻网络。对于交流耦合输入接口应用,提供集成电压参考(VREF-AC)来偏置VT引脚

LMK00306 具有 6 个可配置输出的 3.1GHz 差动时钟缓冲器/电平转换器