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CDCDB400 适用于 PCIe® 第 1 代到第 6 代 4 路输出时钟缓冲器

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SN65LVEP11 PECL/ECL 1:2 扇出缓冲器

通用/任意格式扇出缓冲器系列适用于时钟分配(最小 1 MHz)和冗余时钟应用。这些器件具有典型的超低抖动特性,抖动为 50 fs,可在较宽的频率范围内工作。内置 LDO 可提供高 PSRR 性能,减少对外部组件的需求,简化了嘈杂环境中的低抖动时钟分配。该系列有多种配置可供选择,部分版本可使用 2:1 输入多路复用器选择输入时钟。其他特性包括独立(同步)输出使能、无干扰切换、输入时钟的 LOS 监控、输出时钟分频和内置格式转换。这些缓冲器可与 Si534x 时钟和抖动衰减器、Si5332 时钟以及 Si5xx 振荡器配合使用,以实现端到端时钟树性能。

是一款2.5V/3.3V LVPECL输出精密时钟分频器,能够接受高速差分时钟输入(交流或直流耦合)、CML、LVPECL、HSTL或LVDS时钟输入信号,并使用可编程分频比降低频率,以创建输入时钟的锁频低速版本(B组)。可用的分频比为2、4、8和16。在典型的622MHz时钟系统中,这将提供311MHz、115MHz、77MHz或38MHz辅助时钟组件。差分输入缓冲器具有独特的内部端接设计,允许通过VT引脚访问端接网络

3.3V 140MHz IND

是高性能LVCMOS时钟缓冲器系列设备。具有50fs RMS的附加相位抖动。有五种不同的扇出变体可供选择:1:2至1:10。支持同步无毛刺输出使能(OE)功能,以消除在启用或禁用输出时任何潜在的中间错误输出时钟周期。可以在1.8V至3.3V的电源下工作。

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2路差分可选时钟输入;超低抖动<300fs RMS@10KHz~20MHz;时钟频率高达800MHz;输入支持LVDS、LVPECL、LVCMOS信号

CDCLVD1212 低抖动 2 路输入可选 1:12 通用至 LVDS 缓冲器

CDCP1803 具有可编程分频器的 1:3 LVPECL 时钟缓冲器

MC100EP210S 是一款低歪曲率 1:5 双路差分驱动器,在设计时考虑到了 LVDS 时钟分配。LVDS 或 LVPECL 输入信号为差分信号,并且信号被分配为五个相同的差分 LVDS 输出。EP210S 可特别保证低输出-输出歪曲率。优化的设计、布局和处理最大程度降低了器件内和器件到器件的歪曲率。整个输入提供两个内部 50 欧姆电阻。对于 LVDS 输入,应断开 VTA 和 VTB 引脚的连接。对于 LVPECL 输入,应将 VTA 和 VTB 引脚连接至 VTT(VCC-2.0 V)电源。设计人员可充分利用 EP210S 的性能,在底板或主板上分配低歪曲率 LVDS 时钟。在无信号条件下,应对差分输入进行特别考虑以防止不稳定。

CDCM1802 具有可编程分频器的时钟缓冲器,LVPECL I/O 和 LVCMOS 输出

是一款差分1:2扇出缓冲器。该器件在引脚和功能上与LVEL11器件等效。交流性能比LVEL11器件快得多,适用于需要最快交流性能的应用。100系列包含温度补偿。

该设备旨在接收1个或2个参考时钟,使用引脚或寄存器选择在它们之间进行选择,并生成多达8个输出,这些输出可以与参考频率相同,也可以是其整数分频版本。支持两个输出组,每个输出组都有自己的分频器和电源。同一组中的所有输出将生成相同的输出频率,但每个输出可以单独控制输出类型、输出使能,甚至可以断电。该设备支持一个串口,用于在运行时配置参数。串口可以选择使用I2C或SPI协议。上电后,所有输出将以LVDS模式启动,并可以通过串口编程为其他配置。输出可以在OE输入引脚的控制下启用或禁用。该设备可以在 -40°C 至 +85°C 的温度范围内运行。

是一款2.5V低抖动、低偏斜的1:12 LVDS扇出缓冲器,针对精密电信和企业服务器分配应用进行了优化。输入包括一个用于时钟切换应用的2:1多路复用器,该输入采用独特的隔离设计,可最大程度减少通道间串扰。可在温度和电压变化时保证从直流到超过1GHz的时钟频率分配。还集成了同步输出使能(EN),确保输出仅在处于低电平时才能启用或禁用

NB3L208K 是一款差分 1:8 时钟扇出缓冲器,带高速电流转向 (HCSL) 输出。输入可直接接受差分 LVPECL、LVDS 和 HCSL 信号。使用恰当的外部 Vth 参考电源,接受单端 LVPECL、HCSL、LVCMOS 或 LVTTL 电平,参见图 4 和 6。 输入信号将转换为 HCSL,能够运行频率最高 350 MHz 的八个相同版本。NB3L208K 针对超低相位干扰、传播延迟变化和低输出-输出歪曲率进行了优化,符合 DB800H 标准。因此,系统设计人员可以利用 NB3L208K 的性能在背面电极或母板中分发低歪曲率时钟,因此适用于 PCI Express、FBDIMM、联网、移动计算、千兆位以太网等时钟和数据分发应用。输出驱动电流通过从 IREF(引脚 27)到 GND 联接一个 475 电阻来设置,如图 11 所示。输出端接时还可接口到 LVDS 接收器,如图 12 所示。

CDCVF857 2.5V 锁相环路 DDR 时钟驱动器

是一款2.5V/3.3V精密、高速、全差分1:2低压正射极耦合逻辑(LVPECL)扇出缓冲器。经优化可提供两个相同的输出副本,偏斜小于15ps,可处理高达5GHz的时钟信号或5Gbps的数据。 差分输入采用独特的3引脚输入终端架构,可连接低至100mV的LVPECL、LVDS或CML差分信号(交流耦合或直流耦合),信号路径中无需任何电平转换或终端电阻网络。对于交流耦合输入接口应用,板载输出参考电压 (VREF-AC) 用于偏置VT引脚

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