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是一款高速、低偏斜的1:10差分扇出缓冲器,专为新的高性能系统中的时钟分配而设计。内部2:1多路复用器允许输入在两个差分时钟源之间进行选择。专为低偏斜而设计,互连方案和金属布局经过精心优化,以实现器件内门到门的最小偏斜。晶圆特性和工艺控制确保批次间传播延迟的一致分布。VBB输出仅用于该设备的ECL信号单端接收的参考电压。当为此目的使用VBB时,建议通过0.01μF电容器将VBB与VCC去耦。

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是一款高性能差分双路1:2 LVDS扇出缓冲器,专为高频、极低附加相位噪声的时钟和数据信号扇出而设计,采用2.5V电源供电。保证的输出到输出和器件间的偏斜特性,使其非常适合那些要求性能明确和可重复性的时钟分配应用。有两个独立的缓冲器,每个缓冲器有两个低偏斜输出。集成的偏置电压发生器使单端信号能够轻松连接到器件输入。该器件针对低功耗和低附加相位噪声进行了优化。

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是低成本的3.3V零延迟缓冲器,用于分配高速时钟。接受一个参考输入,并驱动五个低偏斜时钟。1H版本的每个设备可在100MHz-133MHz频率下工作,且驱动能力比-1版本更高。所有部件都有片上锁相环(PLL),可锁定REF引脚上的输入时钟。CY2309C有两组四个输出,由选择输入控制。当REF输入上没有上升沿时,PLL进入掉电模式,输出为三态,PLL关闭。CY2309C在特殊情况下(S2:S1为1:0),PLL被旁路,REF从直流输出到最大允许频率,此时部件作为非零延迟缓冲器工作,输出不为三态。有两种或三种不同的配置。

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适用于时钟分配(最低1 MHz)和冗余时钟应用。具有典型的超低抖动特性,抖动为50 fs,工作频率范围宽。内置LDO可提供高PSRR性能,减少对外部组件的需求,简化了嘈杂环境中的低抖动时钟分配。有多种配置可供选择,部分版本可使用2:1输入多路复用器选择输入时钟。还具备独立(同步)输出使能、无毛刺切换、输入时钟丢失监测、输出时钟分频和内置格式转换等功能。可与Si534x时钟和抖动衰减器、Si5332时钟以及Si5xx振荡器配合使用,实现端到端时钟树性能。

是一款2.5 / 3.3V高速、全差分1:2 CML扇出缓冲器,旨在提供两个相同的输出副本,偏斜小于15 ps,典型附加相位抖动为100 fsRMS。可处理高达3 GHz的时钟信号或高达4.25 Gbps的数据模式。差分输入采用独特的三引脚输入终端架构,可连接低至100mV (200mVp−p) 的LVPECL、LVDS或CML差分信号(交流或直流耦合),信号路径中无需任何电平转换或终端电阻网络。对于交流耦合输入接口应用,提供集成电压基准 (VREF-AC) 来偏置VT引脚

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是一款高速 1 到 4 差分转 LVDS 扇出缓冲器,针对高速和极低输出偏斜进行了优化,适用于 SONET、1G 和 10G 以太网以及光纤通道等要求苛刻的应用。内部端接差分输入和 VREF_AC 引脚允许其他差分信号系列(如 LVPECL、LVDS 和 SSTL)轻松连接到输入,同时最大限度减少外部组件的使用。该器件还具有一个输出使能引脚,可用于系统测试和调试。采用小型 3mm x 3mm 16 引脚 VFQFN 封装,非常适合空间受限的应用。