Clestek · 电子元器件型号库
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是一款2.5 / 3.3V高速、全差分1:2 CML扇出缓冲器,旨在提供两个相同的输出副本,偏斜小于15 ps,典型附加相位抖动为100 fsRMS。可处理高达3 GHz的时钟信号或高达4.25 Gbps的数据模式。差分输入采用独特的三引脚输入终端架构,可连接低至100mV (200mVp−p) 的LVPECL、LVDS或CML差分信号(交流或直流耦合),信号路径中无需任何电平转换或终端电阻网络。对于交流耦合输入接口应用,提供集成电压基准 (VREF-AC) 来偏置VT引脚
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NB3L204K 是一款差分 1:4 时钟扇出缓冲器,带高速电流转向 (HCSL) 输出。输入可直接接受差分 LVPECL、LVDS 和 HCSL 信号。使用恰当的外部 Vth 参考电源,接受单端 LVPECL、HCSL、LVCMOS 或 LVTTL 电平,参见图 4 和 6。 输入信号将转换为 HCSL,能够运行频率最高 350 MHz 的四个相同版本。NB3L204K 针对超低相位干扰、传播延迟变化和低输出-输出歪曲率进行了优化,符合 DB400H 标准。因此,系统设计人员可以利用 NB3L204K 的性能在背面电极或母板中分发低歪曲率时钟,因此适用于 PCI Express、FBDIMM、联网、移动计算、千兆位以太网等时钟和数据分发应用。输出驱动电流通过从 IREF(引脚 14)到 GND 联接一个 475 电阻来设置,如图 11 所示。输出端接时还可接口到 LVDS 接收器,如图 12 所示。
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特性:支持单端或差分输入时钟信号。 生成四个差分(LVPECL、LVDS、HCSL)或八个单端(CMOS、SSTL、HSTL)输出。 提供信号电平转换:差分转单端、单端转差分、差分转差分、单端转单端。应用:高速时钟分配
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是高性能差分LVDS扇出缓冲器,设计用于高频、极低附加相位噪声时钟和数据信号的扇出。采用1.8V电源供电,保证了低输出到输出和器件间的偏斜特性,适用于要求性能明确和可重复性的时钟分配应用。有两个可选差分输入和四个低偏斜输出,集成偏置电压基准,便于单端信号与器件输入接口。该器件针对低功耗和低附加相位噪声进行了优化。
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该设备能够接受高速(如 622MHz 或更高)的 CML、LVPECL、LVDS 或 HSTL 时钟输入信号,并使用可编程分频比降低频率,以创建输入时钟的低速版本。可用的分频比为 2、4、8 和 16,或直接通过。差分输入缓冲器具有独特的内部端接设计,允许通过 VT 引脚访问端接网络。此功能使设备能够轻松与不同的逻辑标准接口。包含一个 VREF-AC 参考,用于交流耦合应用。/RESET 输入可异步复位分频器。在直通功能(除以 1)中,/RESET 在下一个 IN 的下降沿(/IN 的上升沿)同步启用或禁用输出。
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该设备可接受高速(622 MHz或更高)LVTTL、LVCMOS、CML、LVPECL、LVDS或HSTL时钟输入信号,并使用可编程分频比降低频率,以创建与输入时钟频率锁定的较低速度版本。在典型的622 MHz时钟系统中,可提供311 MHz、155 MHz、77 MHz或38 MHz的辅助时钟组件。差分输入缓冲器具有独特的内部终端设计,允许通过VT引脚访问终端网络,便于与不同逻辑标准接口。还包括一个VREF-AC参考,用于交流耦合应用
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是一款高性能 2:1 差分至 LVDS 多路复用器。也可以执行差分转换,因为差分输入接受 LVPECL、LVDS 或 CML 电平。采用小型 3mm x 3mm 16 VFQFN 封装,非常适合在空间受限的电路板上使用。
是一款高性能 2:1 差分至 LVDS 多路复用器。也可以执行差分转换,因为差分输入接受 LVPECL、LVDS 或 CML 电平。采用小型 3mm x 3mm 16 VFQFN 封装,非常适合在空间受限的电路板上使用。
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