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提供多输出时钟发生器功能,包括两个专用锁相环 (PLL) 内核,具有灵活的频率转换能力,经过优化,可作为整个系统异步时钟的可靠来源。通过监控冗余晶体 (XTAL) 输入并在它们之间自动切换,在频率容差范围内延长使用寿命,同时最大程度减少切换引起的瞬变。分数 N PLL 设计基于高性能、低抖动频率合成器,可最大化网络性能,而整数 N PLL 提供通用时钟,用作 CPU 和现场可编程门阵列 (FPGA) 参考时钟。使用引脚绑定为 11 个输出时钟选择多种上电就绪配置,只需将外部上拉或下拉电阻连接到适当的引脚程序读取器引脚 (PPRx)

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12路LVDS/24路CMOS输出时钟发生器,集成2.2GHzVCO

集成式整数N分频频率合成器和VCO,输出频率为1450至1750MHz

集成式整数N分频频率合成器和VCO,输出频率为2050至2450MHz

12路LVPECL/24路CMOS输出时钟发生器,集成2.2GHzVCO

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集成式整数N分频频率合成器和VCO-输出频率1850至2170

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特性:四个输入时钟:一个晶体/CMOS输入。两个差分/CMOS输入。一个单端/CMOS输入。任何9.72MHz至1250MHz的输入频率(CMOS为9.72MHz至300MHz)。应用:各种设备类型中的频率转换和频率合成

6路输出时钟发生器,集成1.6GHzVCO

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6路输出时钟发生器,集成2.0GHzVCO

高分辨率、6GHz、小数N分频合成器

NB3N3020 是一款高精度、低相位干扰可选择时钟乘法器。该器件采用 5.0-27 MHz 基础模式并联谐振晶体,或 2.0-210 MHz LVCMOS 单端时钟源,以可选择的时钟输出频率生成差分 LVPECL 输出和单端 LVCMOS/LVTTL 输出,该频率为输入时钟频率的倍数。三个三电平 LVCMOS/LVTTL 单端选择引脚设置 26 个可能时钟乘法器中的一个。LVCMOS/LVTTL 输出启用 (OE) 引脚在低电平时会对时钟输出进行三态设置。该器件采用 5.0 x 4.4 mm TSSOP-16 封装。

特性:任意频率转换。五个输出频率合成器。输入:晶体或CMOS输入时钟。输出:多达10个差分输出,多达20个CMOS输出。应用:各种设备类型中的频率转换和频率合成

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MC100EP40 是一款三态相位频率检测器,用于在锁定时需要最低相位和频率差的相锁定环路应用。先进的设计显著减少了检测器的死区。为了正确操作,R 和 V 输入的输入边沿速率应小于 5 ns。该器件适合使用 3.3 V / 5 V 电源。 参考 (R) 和反馈 (FB) 输入的频率和/或相位不同时,差分 UP (U) 和 DOWN (D) 输出将提供脉冲流,如果减去和集成这些脉冲流则会提供用于控制 VCO 的误差电压。 参考 (R) 和反馈 (FB) 输入的相位差等于或小于 80 pS 时,相锁定检测引脚将通过高电平状态指示锁定。如图 2 所示,VTX(VTR、VTRbar、VTFB 和 VTFBbar)引脚为 50 线阻抗环境提供了一个内部终端网络。VTX 引脚需要 VCC-2 V 的外部汲电流。如果将两个差分 VTR 和 VTR(或 VTFB 和 VTFBbar)一起短路,则可提供与 LVDS 信号接收器终端兼容的 100 终端电阻。有关逻辑器件端接的更多信息,请参见 AND8020。 VBB 引脚作为内部产生的电源,仅可用于该器件。对于单端输入情况,将未使用的差分输入连接至 VBB,作为开关参考电压。VBB 还可重新偏置交流耦合输入。使用时,通过 0.01 F 电容器对 VBB 和 VCC 进行去耦合,并将源或汲电流限制为 0.5 mA。不使用时,VBB 应保持开路。 有关相锁定环路操作的更多信息,请参见 AND8040。在无信号条件下,应对差分输入进行特别考虑以防止不稳定。

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8GHz16位小数N分频PLL